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Digital DESIGN VERIFICATION ENGINEER
Notre client est une startup développant des IP d'éléments sécurisés pour les SoC ciblant des applications telles que les télécommunications (iUICC / iSIM), le paiement, l'eID, les communications automobiles / V2X. Elle propose également des services à ses clients pour le renforcement de la sécurité des puces et des logiciels embarqués. Dans le cadre de sa croissance, nous recherchons activement un Digital Design Verification Engineer (H/F).
Rattaché(e) au Hardware Design Manager, vous piloterez l'ensemble des tâches de vérification : mise en place et évolution du flow, définition des plans de couverture de vérification RTL au niveau IP et SoC, développement des tests, édition des rapports de vérification, suivi des bugs et de la couverture de code, intégration continue. Vous configurerez l'environnement de vérification basé sur UVM. Vous travaillerez en étroite collaboration avec toute l'équipe de développement pour vous assurer que le produit correspond aux spécifications attendues.
De formation MS/Ingénieur en Génie Electrique avec 5 à 10 ans d'expérience dans la vérification ASIC acquise principalement en industrie. Vous avez une connaissance approfondie des méthodologies avancées VMM/UVM sur des projets SoC complexes, du développement de l'environnement de vérification à la clôture de la vérification, et de solides compétences en modélisation SystemVerilog et en débogage RTL (Verilog). .
Autonome et pro-actif, vous recherchez un environnement motivé par la réussite d’un projet industriel.
Poste basé en région grenobloise.
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